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Functional Description
12
May 24, 2006
IDT82V3011
T1/E1/OC3 WAN PLL WITH SINGLE REFERENCE INPUT
Figure - 6 Reference Switch with TIE Control Block Disabled
Figure - 7 DPLL Block Diagram
Input Clock
Ref1
Ref2
Time = 0.00 s
Time = 0.25 s
Time = 0.50 s
Time = 0.75 s
Time = 1.0 s
Time = 1.25 s
Time = 1.50 s
Time = 1.75 s
Output Clock
Di
git
al
Co
ntro
lOsc
illat
or
C32o
C16o
C8o
C4o
C2o
C3o
C6o
F0o
F8o
RSP
TSP
F16o
C1.5o
F32o
Output Interface
T1_Divider
E1_Divider
C6_Divider
Frequency
Selection Circuit
Phase
Detector
Virtual Reference
Loop Filter
Fraction_C6
Fraction_T1
24.704 MHz
32.768 MHz
25.248 MHz
Feedback Signal
Limiter
FLOCK
F_sel1
F_sel0
C19_Divider
155.52 MHz
F19o
C19o
APLL
19.44 MHz
Fraction_C19
C19NEG
C19POS
C2/C1.5
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